 Mein Name ist Pablo. Ich zeige euch den aktuellen Staat des LibraSilicon-Projekts. Dann starten wir die Basis, die Standard-Sales, und dann geht es weiter auf den 400. So, das Update zuerst. Die LibraSilicon-Projekte hatte einen Lightning-Talk im Jahr 2017. Sie hat gesagt, wir brauchen eine freie Technologie. Ich habe schon eine Idee genannt. Wir haben in 2018 angefangen, diese Idee zu denken. Wir haben also mit einer Micro-Technologie begonnen. Der Grund für eine war, weil es sehr tolerant ist. Es ist sehr micro-freundlich. Es ist noch dokumentiert. Das war der Staat des LibraSilicon-Projekts. In den 70er-Jahren, den Beginn des 80er-Jahrens, Sie finden noch Books darüber. Das ist eine 486-Generation von Technologie, Chip-Technologie. In den letzten Jahren haben wir unser Test-Wiefer geöffnet. Und seitdem, also diese Jahr, wir haben nicht mehr Geld mehr, um das Clean Room zu rentieren. Wir hatten die Reihen in Hongkong, die zu der Universität geöffnet wurden. Sie haben gesagt, wir haben das Semester vorhin geöffnet. Wir haben kein Clean Room mehr. Wir hatten auf Piperwerk zu fokussieren. Es ist nicht so ideal. Wir haben für Alternativen geöffnet. Wenn jeder, der in einem Clean Room hat, dann will er uns wissen, wie weit wir kommen. Wir haben wegen der Geldgeschichte, wegen des Fundings, wir haben auch den Go-Funding-Compagnen geöffnet. Es ist nicht unbedingt so massiv. Es ist nicht ein Thema für alle. Ein paar Links. Das 1. LibraSilicon, das Projekt-Page, dann haben wir Github, unsere Standard-Sales, das ist unser Main-Repository. Dann haben wir auch Wiki, wo alles dokumentiert ist, auch die Dinge, die ich heute präsentiere, weil ich gesehen habe, dass der andere nicht so viel Dokumentation in diesem Feld ist. Es ist ein Missing in der Masse zwischen den Mikrofonern. Wenn jemand mit ihm ein Store-Player-Round ist, dann muss man in dein Terminal kommen, und dann die Standard-Sales-Repository klären. Das Design-Floch für das Chips-Design beginnt, du beginnst mit deinem Code in Varylog, VHDL, Spinach, HDL, whatever. Dann simulierst du es. Es gibt auch 3 Simulator, 3 Tools. Dann versuchst du es, es zu synthesisieren. Es ist ein Kind von Compiling. Wir haben ein JOSIS-Tool, und es verwendet A6, aber auch FPGAs. Nach Compiling oder synthesisieren, bekommt man etwas, das nennt ein Netlist, das so ist, weil es ein Bisschen Gauge, Latches, Flipflops, Sells, etc. und die Verbindung zwischen ihnen. Diese Sells müssen irgendwie auf Silikon geplast sein. Sie sind in der Layout geplastet. Wir brauchen eine Layout-Information, welche Läher sie benutzen, wie sie gebaut werden. In dem Ende bekommt man ein GDS2-File. Das ist etwas, das simuliert zu den Gerber-Files in PCB-Design. Diese Files sind für die Maskeproduktion genutzt. Und jetzt reden wir über diese Standard-Sells. Die Design-Golzen, oder die Golzen einer solchen Library, wenn wir auf Github oder irgendwo andere schauen, haben wir uns oft ein paar Student-Projekte gefunden. Wir können auch ein paar Sells machen, aber es ist ziemlich limitiert, weil es eine typische Student-Librärie hat. Es gibt 30 bis 40 Sells, aber das ist nicht genug für eine große Design. Es gibt Sells, die einfachen Sells sind, wie Hand- oder Exor-Flipflops-Latches. Das ist das, was es ist. Aber die Komplexität kann viel größer sein. Die Komplexität kann viel größer sein. Die Komplexer-Librärie haben zwischen 150 und 200 Sells. Für Instanz haben sie mehr Logik, um sie zu testen. Das ist etwas, was ich jetzt nicht mehr probieren möchte. Unser Ziel bei LibreSilicon ist, dass wir uns nicht zu viel Energie haben wollen. Wir haben unsere Design in einem idealen Weg, die Energieusage zu considerieren. Die C-MOS-Technologie benutzt Energie, wenn man auf die Nutzung geht. Sie benutzt keine Energie, wenn es eine ästhetische Stattung ist. Sie benutzt nur Energie, wenn man auf die Nutzung geht. Es braucht keine Energie, nur wenn die Veränderung kommt und die Elemente die Stattung ändern. Dann gibt es eine Stattung, in der die Stattung ist, dass die Stattung und die Energie offen sind. Wir wollen auch fast die Stattung haben, so schnell wie möglich. Es klingt vielleicht ein wenig konträr, aber wir können diese Dinge wirklich klein machen und einen guten Kompromiss finden. Wir wollen auch, dass die Stattung klein ist, weil in der Konstruktion du nicht für die Stattung wasst du auf, wie viele Gates oder Funktionalität, aber du payst für die Stattung der Stattung. Das bedeutet, wenn du eine Stattlibrierung hast, die klein ist, und du kannst auch machen, dass das Design sehr klein ist, dann wird die Stattung größer. So, diese sind ein paar Standard-Sells. Das ist eine sehr typische, vielleicht von der Universität, es ist ein NAND mit zwei Inputs. Die links ist das Symbol, und auf der rechten ist ein Table. Und wenn du eine Schau hast, für den NAND ist es wirklich typisch. So, wie lange beide Inputs nicht 1 sind, die Input ist 1. Nur wenn beide Inputs turnen, dann geht es zu 0. Das ist die inverted N-Funktion. Auf dem Boden kannst du die Formule in der typischen Notation sehen, die es usually gibt. Und das sieht aus, für die Grafiken muss ich ein bisschen entschuldigen. Sorry für die Grafiken, ich bin generiert, und da sind ein paar Artifaktes drin. Aber das Prinzip sollte klar sein. Du siehst die Transistors, die Input-Channels, die p-Channels parallel. Das ist Noir. Das ist etwas inverse zu der anderen Gate. Rechts ist der Table. Hier ist es typisch, wenn beide Inputs 0 sind, dann ist die Input 1. Aber sobald ein Input ist 1, wird der Input 0. Und die Notation, unten wieder, und hier die Transistors. Man kann sich das so wie ein Spiegel vorstellen. Man kann das so wie ein Mirror sehen. Auf dem Boden ist die Input-Channels, die parallel ist. Das ist eine XOR, eine exklusive OR. Wir haben hier auch die Table. Die Inputs müssen differenzieren, damit der Input 1 ist. Aber ich habe keine Implementierung dabei. Ich habe keine Implementierung für diese, weil es 5, 6, 7 Varianten gibt. Und welche werden in der Standard-Librärie noch nicht decided? Ich werde das in der späteren Zeit denken. Das ist die inverse Funktion. Das ist die inverse Version der XOR. Es ist oft called Nex-Nor. Ich sage das als XOR, aber das ist inverse. Wenn die Inputs sind, dann haben sie den Input 0. Wenn sie die gleiche Anzahl gibt, dann haben sie das 1. Es gibt auch die gleiche Anzahl, die die Implementierung ist. Es gibt die gleiche Anzahl, die die Implementierung ist. Jetzt wird es ein bisschen leker. Es wird ein bisschen mehr komplikated. Es gibt auch die Examples Diese sind ein paar Gesamte, die man auch überlegen kann. Diese sind die komplexen Gäste. Wenn man sich die Gäste anschaut, sieht man eine kleine Funktion, ein Un- oder ein Ohr. Man sieht eine kleine Funktion auf der Gäste, ein And oder ein Ohr. Dann kann man die Gäste ändern. Da drüben haben wir die Variante, wo wir zwei Gäste am Beginn haben und dann eine Gäste am Ende. Und dieser Prinzip der Konkretinierung, so wie es hier kommt, ist, dass man das so weit machen kann, wie man es will. Und ich möchte mehr von diesen komplexen Gästen in dieser Standard-Librärie machen. So muss ich etwas erklären, wie weit man mit diesen komplexen Gästen gehen kann. So, das ist ein Beispiel für einen Ment mit vier Gästen. Ich weiß nicht, ob du die Gäste von bevor erinnern wirst. So, hier drüben sind die Transistors, die Serial-Transistors, und auf der anderen Seite ist die Parallel. Ah, das ist eine Gäste. So, ich überleg die Gäste am Ende. So, da ist ein kleiner Inverter am Ende. So, ich habe einen Ende und nicht einen Ende. So, jetzt starten wir zu erklären diesen Buffer. So, da ist eine Design-Decision, die ich in dieser Standard-Librärie gemacht habe. Wenn wir uns vorstellen über jedes Transistor im Lohn-Channel, die unteren Ende und die oben drüber, die unteren Spannungsabfall, wenn da eine Voltage-Decrise ist, trotzdem sind diese beiden Pole nicht auf dem gleichen Potenzial. Dann gibt es nur eine kleine Differenz. So, da könnte es eine kleine Differenz sein. Aber wenn du diese Differenz hast, dann wird diese Differenz zu viel. Und das kann causieren, dass der Ausgangs-Level nicht wirklich groß genug ist. Also, es ist nicht wirklich auf dem Level. Es sollte weiter in der Zirkut verwendet werden. Und diese Verteilung. Das ist ein Problem, dass du diese Level in einem anderen Level fällst. Und du fixierst das, indem du einen Inverter fällst, weil du dann andere Levels fällst. Und eine Design-Decision habe ich gemacht. Also, ich schaue, wie viele Transistors es ist, wie viel Buffer ich am Ende habe. Also, ich habe hier maximal vier Transistors. Aber das ist konfigurierbar in dem Tool. Aber ich denke, dass ich 3 oder 2 Plätsräder mache. Also, 4 Transistors sind okay für 1 Mikron, aber mit kleineren Technologien haben wir ein Voltageproblem. Der Voltage-Guide wird... ...sorgen, ich bin sorry. Es gibt einen bestimmten Threshold-Voltage, wenn der Transistor effektiv in Operation ist. Und das müssen wir noch begrenzen. Wir müssen diese Voltage limitieren und die Zahl der Transistors limitieren. Also, ich habe einen zweiten Parameter, der sagt, wie viele Transistors es ist, wie viele Transistors es ist, wie viele Transistors es ist, wie viele ich in einer Reihe habe. Also, der erste Parameter ist, wenn man die Inverter hat. Und der zweite Parameter ist, dass man maximal viele Transistors in einer Reihe hat. Also, bei zwei Transistors, also die in einer Reihe, also die in einer Translation, aber ja. Wenn wir zwei Transistors stacken, weil der Threshold-Voltage ist, dann wird der Operating-Voltage zu klein. Also, der Library wird zu klein. Also, wir sind auf der Stelle Student-Libraries, die wir größere Libraries machen wollen. Wenn wir jetzt drei Stack-Transistors haben, wir haben Libraries, aber wie können wir das? Aber ja, some libraries don't support it. But if we add four Stack-Transistors, then the library will be hugely complex. So, in a paper write, that there are up to 4000, I will tell more about this later. So, we have a buffer limit at a bigger or equal to three transistors. So, how do we get to these complex guides? We had four examples. We start at one complex guide and go to the next by applying a small hint. So, we can add a transistor to the pull-up or pull-down network in serial. So, but then we have to add in the complementary network a logic equivalent in parallel. That is quite easy in CMOS. So, I wrote a tool for it, but it's still a bit buggy. So, I add in series for one network and in parallel for the other one. If I add a pull-up in one network, I need a pull-down in the other network. So, because this is a thing which didn't really exist yet, I began with some paperwork. I said, okay, I begin with a most simple CMOS network that I can imagine. That's the one in the left, that's an inverter. This inverter with this principle, I can add more transistor and then make nor two out of it. It's a nor with two inputs. So, we see the A transistor has gotten a little brother and the B has second one too. My look a bit strange. But that's the basic idea. I did the same for an end. I started with the inverter and then I said, now I start extend the pull-down in series and the pull-up in parallel. And then I continued with that. So, I continued. Two, two, three, et cetera. And I arrived at a cell which looked like this. Some people already thought that I was a bit maschugge when I was drawing such things in the club, the makerspace. So, these are four of the examples which I did, which I scanned for this talk. Some of them are not even in the make file, but I did quite a lot of paperwork and the current state of this is I have two big folders full of papers. Only these derivations I estimate about 500 to 600 cells all with this limit of four stacked transistors and I have the impression that I'm far away from being complete because the cells tend to create big trees like with this one we see and, or, and, or, et cetera. We see it in the picture on the right upper corner how it looks in a more abstract way. Yeah, it was a lot of work. So, this is an intermediate thing. It's a bit more filled because we have two ORs or two AND functions. Okay. And all of this work which I did on paper first I wanted to have somehow in my tool. So I said, okay, we need a tool. First I have the thing in this I will present you. If it works I have to close that one first. So that's the tool. Apparently. So. So, I'll do a mic. It makes the man pages. And I will have a look at them with you together. Oh, no. Why not? Is that a typo? Probably. So in German it's called the forth viewer effect presentation effect. It works every time except in the presentation. So, sorry. So, that's a GUI version of it. I called the tool popcorn because the cells it feels like making popcorn because all these cells are being generated when putting corn in a pan and making popcorn. So, you can have a look at it. It is in the GitHub repo with a short description on how it works. We see as options we have the buffer limit cell names. You can add a description for the documentation. There are some formats which are not all of them yet implemented. The number of stacked transitions and methods which can be applied. As I explained, you can add more transistors in series oder in Parallel. Das war eine Simplification weil based on which cell I am currently I have to adapt the naming to. So, should I add the next letter because should I just renummerate them so I have different options how it is done in the tool. There are also more options not all of them are implemented already now, but ok, let's continue here on the presentation. So, the principle as I said with this tool I take a cell file a cell description file I feed it to the tool and I get some other cell file an extended cell file I will just looking for such a cell description so, that's how they look like they have description of this cell file format it can have commands can define cells, inputs, outputs output equivalent define clock clocks and I also have a dot and to be sure that the file is complete and then a big number of transistors all of them have a name inside the grid they are I have a number in it how many transistors in the stacking this is so I can let it draw I can let the tool draw schematics there is also information for the x and y coordinates on the schematic and size is another thing I want to write in the size of the transistor there is a method to do the right dimensioning do the right the method is called logical effort and it optimizes between energy usage and size of the cells so it's not done on the fly but when the cell is created it computes the value needed but we don't only have complex guides we also have for example ledges, these are memory cells so in german these cells are also called flip-flops but I think this is not correct, these are cells these are memory cells but they are driven by the clock in taktzustandsgesteuert in german and in america it's just called latch so if we look at a high level or low level this thing is transparent and if we at a low input level it saves the value in addition to it there are flip-flops they are triggered by the rising edge of the clock and the principle flip-flop is nothing else than two latches in series so if I have a low active latch at the first stage then can do a flip-flop so the first at the low at the falling edge it is transparent but the second one is then not transparent so it becomes only usable on the rising edge of the clock so latches know only when the input is on and flip-flops are triggered by the rising clock edge that's different now back to the slide on the left we have two invertals my signal is x, I invert it my signal is phase shifted by 180° and the second one is phase shifted by another 180° and what I get is the same signal but it is buffered so when I have a two phased clock I can use this for the lighter transistors in order to switch them so if we have a look at this stage up there that's an inverter but it can be three-stated it means when the clock lower and higher transistors are in a non-ideal state then it doesn't matter for me what's in the D input it doesn't let it through it doesn't invert it can drive when the clock is correct then it drives we also we have the feedback loop so it cannot the left and the right inverter are both driving the middle one and the Q is the data output that's the smallest ledge circuit I know so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so so Sie müssen oft arbeiten. Sie können sehr gut arbeiten. Diese Routes können Sie als PDF-Dokumenten bekommen. Sie sind sehr gut beteiligt. Die Routes sind in drei Stufen definiert. Es sind 3 Steppen, wie SCMOS, scalable SCMOS-Technologien. Sie starten mit zwei, drei Mikronen. Dann waren es die Sub-Mikronen. Alles ist ungefähr kleiner als 0,8 Müh. Noch ein Stück kleiner. Es gibt noch eine stepp-deeper Sub-Mikronen-Technologie. Sie haben schon 30 Müh-Effekte. Die Dimension ist kleiner als 0,35 Müh. Heute sieht es wirklich sehr stark aus. Ich habe für mich eine vierte stepp-deeper Routes geöffnet. Ich möchte, dass die Leute in einer Lage sind, mit einem Extra-Roul-File reinzuwerfen. Ich möchte, dass die Leute mit einem Roul-File reinzuwerfen. Sie können also etwas, was die Roul-File von den already available Routes divergen. Ich zeige Ihnen, wie es so aussieht. Ein weiterer Typo, das war es. Da ist erst einmal das Header. Einiges von Heidern. Es ist in Scream geschrieben. Diese Rouls, die existieren, sind die selben Routen, die in der PDF definiert sind. Sie definiert, wo die vier Werte rein sind. Es gibt kleine Verteile, die für Verteile angeboten wurden. Das ist so ein bisschen zu Beginn. Das ist die Routen, bei denen es beginnt. Es ist auch eine Aschie-Art, die diese Routen für den Instanz zu erklären. Diese Unwahl mit einem Minimum-Value. Die ganze Dokumente ist so gemacht. Man hat immer eine kurze Description und eine Tabel, depending on which Moses Rule you take. Ich benutze diese Rules für den Layout-Tool. Das war zu früh. Diese Rules sind alle Lambda-Defined. Das ist ein wichtiges Punkt. Lambda bedeutet halbe der Featuresize. Wenn jemand sagt, dass wir eine 1-Micron-Technologie haben, dann ist Lambda eine 1-Micron-Technologie. Lambda ist eine halbe der Featuresize. Alle Rules sind verwendet, based on this value. Die Rules sind nicht in 0,8 Mikrons, sondern in mehr oder weniger Interatures von Lambda. Das ist der Vorteil, dass man bei verschiedenen Technologien und Generationen, die funktionieren, nicht für alle Rules, sondern für die meisten Rules, funktionieren. Hier haben wir eine Selle, eine andere Sache, die ich zu erklären habe. Das ist eine 6-Track-Selle. Die Bräunen sind Metall. Wir haben einen Ground- und einen Supply-Voltage. Diese Rules haben die Rules, die Teile sind Lambda. Die Rules haben eine Selle von 4 Lambda. Die Rules haben die Differenz des nächsten Metalles. Wir haben eine Gritte von 8 Lambda. Diese Gritte ist auch verwendet, die Routinen zwischen verschiedenen Routinen. Das ist das, was die Tracks sind. In dieser Routinen-Selle ist die Routin, die die Routin für die 6-Track-Selle, die Routin für die 6-Track-Selle ist. Es gibt auch größere Routinen, die 7-Track-Selle sind. Die Gritte ist kleiner, wir haben eine mit 10 Tracks. Für die 9- und 10-Tracks ist es ziemlich groß. Es gibt viel Raum in der Mitte, aber für die Komplex-Gate ist es nicht so viel. Man muss immer den Kompromiss zwischen Wastung und Funktionalität in einer Selle finden. Was können wir mit dieser Sache tun? So, wenn ich die Folgen mache, wir haben ein TML-File in diesem Template, und es ist für die Konfiguration gebraucht. Da sieht man wieder das Limit, das Limit für die Transistors, die für die Transistors für die 2-Track-Selle ist. Dann wird die Routin-Selle in Tracks gebraucht. Das ist physisch. Dann ist die Routin-Selle für die Routin gebraucht. Wann ist die Routin-Selle fertig, und wann soll die Routin beginnen? Es gibt auch Konnektivität, die sagt, dass man die Routin-Selle horizontal oder vertikulär ist, oder es ist unrestriktiert. Ich habe gesagt, dass es für meine Library nicht unrestriktiert ist. Wir haben meistens mehr Transistors. Das ist der Wunsch der Channel, und der andere Ratio zwischen der Höhe und der Wunsch der Channel. Wenn ich eine Featuresizee habe, dann ist meine Lambda 2 und der Wunsch 3. Jetzt gibt es eine nächste Sache, die heißt Gamma. Ich versuche, das zu erklären. Die Charger-Mobilität ist anders für die P-Channel und die N-Channel-Mosfets. Wir haben die Elektronen, und in der anderen haben wir die Hohl-Mobilität. Diese Mobilität ist anders. Das sollte so viel wie möglich beigetragen werden. Man macht die P-Channel größer. Die Ration der P-Channel ist größer. Es ist wie Gamma. Ich habe die Wahl, die für viele P-Channels funktioniert. Aber es betrifft die Silikon-Mosfets. Es ist zwischen zwei und drei P-Channels. Wenn ich etwas resistente zu P-Channel-Affekten habe, dann ist es wichtig, die Valium-Gamma zu balancieren. Ich hatte ein paar Slides, aber das ist mein Ziel, dass das Tummel-File selbst konfiguriert wird. Man kann das einfach machen. Es würde natürlich take a while, aber man bekommt das richtige Layout, das richtige Dokumentation. Man ist bereit, die Library zu starten, die alles contains. Natürlich ist alles Open Source, wie man es sieht, in GitHub. Vielen Dank, Chipforge, und vielen Dank für die Translation. Wenn ihr Feedback habt, sendet ihr es auf Twitter auf den Hashtag C3T oder wir erreichen uns auf C3Lingo.org. Wir haben eine Frage aus der Internet. Hallo. Wie spät ist es, um eine Square-Millimeter-Area auf so einem Dach zu haben? Und wie viel Zeit braucht es? Unser Grund ist, wir wollen eigentlich ein freies Silizum machen. Okay, unser Background ist, wir wollen eine freie Silikon, also wollen wir das Prozess auch frei machen. Das ist das, was uns betrifft. Das ist der Square-Millimeter. Die Waferkosten wären bei 100 Hongkong-Dollar. Die Waferkosten wären bei 100 Hongkong-Dollar. Das sind 10 Dollar für die Wafer, 4 Inch, ziemlich klein. Das wäre auch die Masse-Kosten. Das sind aber auch nur ein paar Tausend. Das sind aber auch nur ein paar Tausend. Das sind 5 bis 10.000 Dollar. Das Rest ist die Menpower in der Labor. Und du kannst so viele Chips davon machen wie du Lustig. Und du kannst so viele Chips machen, wie du das magst. Wir würden gerne zurück in die Labor, aber wir brauchen Geld für die Kleine. Es sieht so aus, dass du die Layouts für deine Standard-Styles kannst. Können wir das auch direkt in den Tool machen? Könnte das möglich sein? Die Tool-Cuts synthesisieren Makro-Styles selbst. Ich könnte das für kleine Styles imagine. Diese Weise wäre ziemlich kompliziert. Eigentlich sind die Tools die Jose-Styles, die das Synthesis machen, dependen auf, wie gut die Library ist. Aber wenn wir eine Library haben, die ganz klein und konstruiert ist, können die kleinen Lösungen nicht so gut sein. Aber wenn wir eine Library haben, die Popcorn ist wirklich gut und man hat viel Geld, dann hat man viele Möglichkeiten, um das aktuelle Zirkut zu optimieren. Es geht um die Delay-Energie-Konsumption und so weiter. Wir geben den Tool mehr Möglichkeiten, um die Layout zu machen. Es könnte länger sein, weil es eine größere Library hat, aber die Resulten werden besser sein. Ich bin wirklich impressioniert. Es geht um die Transmission-Gate, die Schmetz-Triggers oder die Analog-Multiplexer. Die Dinge, die ich mit Podcasts nicht generiere, sind die Multi-Plexer, die ich mit der Hand mache. Die Multi-Plexer sind in verschiedenen Steck-Styles. Die Transmission-Gate in der Multi-Plexer hat einen großen Disadvant, um meine Account-Stack-Transistors zu machen. Wenn ich diese in den Path mache, habe ich also einen Renewal oder einen Refresh of the Level, wenn ich diese inklusive habe. Die Dinge, die ich mit der Hand mache und die Schmetz-Triggers sind nicht in der Standard-Librärie. Es sollte irgendwo anders sein. Dann war noch eine Frage. Danke. Meine Frage ist, dass du dieses Prozess open-sourcest willst. Von der Chemistry, von der Chemistry-Point-of-View, ob du mehr oder weniger wissen willst, wie realistisch es ist, dass ein Hopiist das sicherlich machen kann und ob es Plans und Direktions gibt, um es zu promoten zwischen den Mikro-Mikern. Ja, das ist eine gute Frage. Man muss wissen, was man mit dem Chemikern auch mal ganz schnell sein kann. Es gibt also Chemicals, die man um die Kiste brennen kann. Er ist dabei, mit diesem Thema zu burnen. Es gibt Leute, die so was in der Küche machen. So, da sind die Leute, die so was in der Küche machen, wie Jerry Ellswood. Die Leute, die so was in der Küche machen. Also, es gibt Leute, die so was in der Küche machen. Also, es gibt Leute, die so was in der Küche machen. YouTube, wo sie ein Furnace hat, wo sie die Stoffe in ihrer Kitschern macht, und sie spielt, mit dem stehenden Salferassid. Dann geht sie einfach auf YouTube und schaut. Ja, und dann hast du die Polizei in der Mitte der Tür. Haben wir noch ein paar Fragen? Ja, wir haben noch ein paar Fragen. Du hast dir ein paar von deinen standarden Salfen gezeigt. Wie geht es um die Timing und die Simulation für den ganzen Platz und Rout etc.? Ja, das ist wahr. Dieser Punkt war ein bisschen zu klein, weil wir die Timing haben. Also, wenn wir die Layout haben, dann benutzen wir das Magic Layout-Tool und dann machen wir eine Parameter-Extraction. Wir bekommen einen Spice-Modell aus diesem Modell, mit den Kapazitäten und die Resistenz. So, ich habe so etwas, wie wenn es 20% von diesem Level, oder so 80% von diesem Level, also ich habe so ein automatisches Fixing von diesem Modell. Ja, danke schön. Hast du die Simulation-Modelle von deinen Transistors, die man in den Spices benutzen kann? Weil für viele Technologien, die diese disponibel sind, werden die Simulation-Parameter von den Transistors gefertigt? Die Simulation-Parameter werden von den Transistors, die man produziert werden. Okay, also für die Basis 3, Basis 4, sie sind standardisiert. Die Frage ist, welche Verteilungen du in diese Modelle benutzt? Also die Kapazitäten in den Garten und so. Die Verteilungen, die du in diese Modelle benutzen musst, dependen auf unser Test-Wafer, die wir letztes Jahr präsentiert haben. Also wenn du diese Verteilungen präsentiert hast, dann haben wir diese Verteilungen, und dann können wir das in den Spices benutzen. Das sollte ziemlich einfach sein, und dann haben wir die korrekt Verteilungen. Und noch eine Frage von 3, bitte. Eine weitere Frage. Was ist die Größe von einem solchen Transistor? Wir fangen erst mal an mit einem Micron. Wir starten mit einem Micron. Wie soll das sein? Die Länge des Kanals, zwischen Drain und Source, ist 1 Micron, zu der Größe von 6, minus 6. Wie sagt das Ratio, also diese Weite dazu? So, die Größe ist 1,5 Micron. Das ist der Größe des Transistors. Das ist relativ groß, aber die Equipment in Hongkong... Das Equipment wäre möglich, um 5 Nm zu stecken. So können wir einfach die Intermediate-Sizes und einfach nach unten gehen, um den kleinsten zu stecken. Wenn wir die Equipment in der Größe hatten, die sogar kleiner ist, könnten wir ein bisschen mehr experimentieren, um einen Testwaffe zu bekommen. Aber dann können wir die Größe stecken. Aber ich muss auch sagen, wir sind in einem Bereich, welches optisch visibel ist. Also die Länge der Weite, die man optisch sehen kann, also alles, was man in der Microskope sieht, die man in den aktuellen Processen sieht, sind optisch nicht visibel anymore. Optisch visibel für uns, ist, dass man eine USB-Kamera benutzen kann, man kann ein Foto von der ganzen Kippen taken, und dann kann man reverse engineerieren, wenn es eine Manipulation ist oder nicht. Also ist es wie eine Safetie-Feature. Es ist also eigentlich gut, dass man das in diesen Regen sehen kann. Eine Frage aus der Internet. Hast du versucht, um die Standard-Style für eine kommersale Manipulation zu schaffen, wenn das funktioniert, und was die Gegenstätten sagen würde? Es würde funktionieren. Theoretisch, ja. Was nicht funktionieren könnte, ist eine Non-Disclosure-Region. Also die Produzenten wollen nicht die Informationen geben. Wir hätten das Non-Disclosure-Region und das Non-Disclosure-Region. Also die sogenannte PDK. Das ist der sogenannte PDK. Das steht aber unter dem NDE. Die Zellen, die wir danach generieren, würden automatisch unter dieser NDA werden. Wir könnten das nicht verabschieden. Kommersale Hersteller können diese Tools, die wir hier schreiben, benutzen. Sie können diese Tools nutzen, um ihre eigenen Zellen zu generieren. In dieser Richtung ist es möglich. Wenn ich keine weiteren Fragen sehe, dann bitte ich noch mal. Es scheint, dass es keine weiteren Fragen gibt. Ein warmer Applaus. Danke auch für das Ausdruck.