Projeto Final de Sistemas Digitais - Gerador de Função (Function Generator)

Projeto Final de Sistemas Digitais 2009.1 da Universidade Federal de Sergipe.
Gerador de Funções feito através da linguagem de descrição de hardware VERILOG e implementado com a placa NEXYS 2 de FPGA.
Professor: Antônio Ramirez Hidalgo
Monitor: Rodrigo

Final Project of the 2009.1 class of the Digital System course from Universidade Federal de Sergipe.
Function Generator done using hardware description language (HDL) Verilog and implemented at NEXYS 2 FPGA Board.
Teacher: Antônio Ramirez Hidalgo
Monitor: Rodrigo

Category:

Science & Technology

Tags:

• Verilog
• FPGA
• Gerador
• de
• Função
• UFS
• Function
• Generator
• Rodrigo
• Ramirez

[shss1981]

dalhe malaaaaaaaaaaaaaca

kkkkkkkkkkkkkkkkkkkk